一个工程师的个人工作经历总结edacn

时间:2021-12-16 13:21:41 工作总结 我要投稿

一个工程师的个人工作经历总结(edacn)

对初学者可能好一些。 本文转载自edacn ============================================================================== 序   很早之前就想对这几个月工作经历写的东西,一是作为自己的总结,二是自己也很想将自己这段时间的一些经历和大家分享一下,希望对初学者而言能使得他们能少走一 些弯路。只是公司里的事情很多,最近经常加班,所以一直拖到现在。   能来到这家公司应该是一种缘份--缘起NIOS。当初三月份altera来我们学校建立SO PC实验室的时候自己还不知道NIOS是什么东西,只是想在altera的FAE讲完NIOS后多问他 几个时序约束的问题,然后拷一份PPT回去。但是想不到因为那一份NIOS的培训资料,我 认识了edacn上的cawan,他给我讲了很多NIOS的东西,之后是丁哥在SOC版帖了位NIOS大 赛的通知,然后我和队友就去报了名,并去川大参加了NIOS的培训,认识了峻龙的FAE- ---也是我现在的boss。在这里要谢谢cawan、丁哥、和我一起参加NIOS竞赛的队友刘科 以及我的BOSS,是他们让我有了这一段的经历。   在公司里的几个月,做的项目其实不多,但是收获还是有一些,我觉得收获最大的是 设计理念的改变,这也是我这段时间最想总结的,我会在后面逐渐阐述。 ============================================================================== = 时序是设计出来的   我的boss有在华为及峻龙工作的背景,自然就给我们讲了一些华为及altera做逻辑的一些东西,而我们的项目规范,也基本上是按华为的那一套去做。在工作这几个月中 ,给我感触最深的是华为的那句话:时序是设计出来的,不是仿出来的,更不是湊出来 的。   在我们公司,每一个项目都有很严格的评审,只有评审通过了,才能做下一步的工作。以做逻辑为例,并不是一上来就开始写代码,而是要先写总体设计方案和逻辑详细 设计方案,要等这些方案评审通过,认为可行了,才能进行编码,一般来说这部分工作 所占的时间要远大于编码的时间。   总体方案主要是涉及模块划分,一级模块和二级模块的接口信号和时序(我们要求把接口信号的时序波形描述出来)以及将来如何测试设计。在这一级方案中,要保证在 今后的设计中时序要收敛到一级模块(最后是在二级模块中)。什么意思呢?我们在做 详细设计的时候,对于一些信号的时序肯定会做一些调整的,但是这种时序的调整最多 只能波及到本一级模块,而不能影响到整个设计。记得以前在学校做设计的时候,由于 不懂得设计时序,经常因为有一处信号的时序不满足,结果不得不将其它模块信号的时 序也改一下,搞得人很郁闷。   在逻辑详细设计方案这一级的时候,我们已经将各级模块的接口时序都设计出来了,各级模块内部是怎么实现的也基本上确定下来了。   由于做到这一点,在编码的时候自然就很快了,最重要的是这样做后可以让设计会一直处于可控的状态,不会因为某一处的错误引起整个设计从头进行。 ============================================================================== = 做逻辑的难点在于系统结构设计和仿真验证   刚去公司的时候BOSS就和我讲,做逻辑的难点不在于RTL级代码的.设计,而在于系统 结构设计和仿真验证方面。目前国内对可综合的设计强调的比较多,而对系统结构设计 和仿真验证方面似乎还没有什么资料,这或许也从一个侧面反映了国内目前的设计水平 还比较低下吧。   以前在学校的时候,总是觉得将RTL级代码做好就行了,仿真验证只是形式而已,所 以对HDL的行为描述方面的语法不屑一顾,对testbench也一直不愿意去学--因为觉得画 波形图方便;对于系统结构设计更是一点都不懂了。   到了公司接触了些东西才发现完全不是这样。   其实在国外,花在仿真验证上的时间和人力大概是花在RTL级代码上的两倍,现在仿 真验证才是百万门级芯片设计的关键路径。仿真验证的难点主要在于怎么建模才能完全 和准确地去验证设计的正确性(主要是提高代码覆盖),在这过程中,验证速度也是很 重要的。   验证说白了也就是怎么产生足够覆盖率的激励源,然后怎么去检测错误。我个人认为,在仿真验证中,最基本就是要做到验证的自动化。这也是为什么我们要写testbenc h的原因。在我现在的一个设计中,每次跑仿真都要一个小时左右(这其实算小设计)。 由于画波形图无法做到验证自动化,如果用通过画波形图来仿真的话,一是画波形会画 死(特别是对于算法复杂的、输入呈统计分布的设计),二是看波形图要看死,三是检 错率几乎为零。   那么怎么做到自动化呢?我个人的水平还很有限,只能简单地谈下BFM(bus funct ion model,总线功能模型)。   以做一个MAC的core为例(背板是PCI总线),那么我们需要一个MAC_BFM和PCI_BFM 及PCI_BM(PCI behavior model)。MAC_BFM的主要功能是产生以太网帧(激励源),随 机的长度和帧头,内容也是随机的,在发送的同时也将其复制一份到PCI_BM中;PCI_BFM 的功能则是仿PCI总线的行为,比如被测收到了一个正确帧后会向PCI总线发送一个请求,PCI_BFM则会去响应它,并将数据收进来;PCI_BM的主要功能是将MAC_BFM发送出 来的东西与PCI_BFM接收到的东西做比较,由于它具有了MAC_BFM的发送信息和PCI_BFM的 接收信息,只要设计合理,它总是可以自动地、完全地去测试被测是否工作正常,从而实现自动检测。   华为在仿真验证方面估计在国内来说是做的比较好的,他们已建立起了比较好的验证平台,大部分与通信有关的BFM都做好了,听我朋友说,现在他们只需要将被测放在测试平台中,并配置好参数,就可以自动地检测被测功能的正确与否。   在功能仿真做完后,由于我们做在是FPGA的设计,在设计时已经基本保证RTL级代码 在综合结果和功能仿真结果的一致性,只要综合布局布线后的静态时序报告没有违反时 序约束的警告,就可以下到板子上去调试了。事实上,在华为中兴,他们做FPGA的设计 时也是不做时序仿真的,因为做时序仿真很花时间,且效果也不见得比看静态时序分析 报告好。   当然了,如果是ASIC的设计话,它们的仿真验证的工作量要大一些,在涉及到多时钟域的设计时,一般还是做后仿的。不过在做后仿之前,也一般会先用形式验证工具和 通过静态时序分序报告去查看有没有违反设计要求的地方,这样做了之后,后仿的工作 量可以小很多。   在HDL语言方面,国内语言很多人都在争论VHDL和verilog哪个好,其实我个人认为这并没有多大的意义,外面的大公司基本上都是用verilog在做RTL级的代码,所以还是 建议大家尽量学verilog。在仿真方面,由于VHDL在行为级建模方面弱于verilog,用VH DL做仿真模型的很少,当然也不是说verilog就好,其实verilog在复杂的行为级建模方 面的能力也是有限的,比如目前它还不支持数组。在一些复杂的算法设计中,需要高级 语言做抽象才能描述出行为级模型。在国外,仿真建模很多都是用System C和E语言,用 verilog的都算是很落后的了,国内华为的验证平台好像是用System C写。   在系统结构设计方面,由于我做的设计还不够大,还谈不上什么经验,只是觉得必须要具备一些计算机系统结构的知识才行。划分的首要依据是功能,之后是选择合适的 总线结构、存储结构和处理器架构,通过系统结构划分要使各部分功能模块清晰,易于 实现。这一部分我想过段时间有一点体会了再和大家分享,就先不误导大家了。 ============================================================================== =   规范很重要   工作过的朋友肯定知道,公司里是很强调规范的,特别是对于大的设计(无论软件还是硬件),不按照规范走几乎是不可实现的。逻辑设计也是这样:如果不按规范做的 话,过一个月后调试时发现有错,回头再看自己写的代码,估计很多信号功能都忘了, 更不要说检错了;如果一个项目做了一半一个人走了,接班的估计得从头开始设计;如 果需要在原来的版本基础上增加新功能,很可能也得从头来过,很难做到设计的可重用 性。   在逻辑方面,我觉得比较重要的规范有这些:   1.设计必须文档化。要将设计思路,详细实现等写入文档,然后经过严格评审通过后才能进行下一步的工作。这样做乍看起来很花时间,但是从整个项目过程来看,绝对 要比一上来就写代码要节约时间,且这种做法可以使项目处于可控、可实现的状态。   2.代码规范。   a.设计要参数化。比如一开始的设计时钟周期是30ns,复位周期是5个时钟周期,我 们可以这么写:         parameter  CLK_PERIOD = 30;         parameter  RST_MUL_TIME = 5;         parameter  RST_TIME = RST_MUL_TIME * CLK_PERIOD;         ...         rst_n = 1b0;         # RST_TIME rst_n = 1b1;         ...         # CLK_PERIOD/2 clk <= ~clk;     如果在另一个设计中的时钟是40ns,复位周期不变,我们只需对CLK_PERIOD进行重 新例化就行了,从而使得代码更加易于重用。   b.信号命名要规范化。   1) 信号名一律小写,参数用大写。   2) 对于低电平有效的信号结尾要用_n标记,如rst_n。   3) 端口信号排列要统一,一个信号只占一行,最好按输入输出及从哪个模块来到哪 个模块去的关系排列,这样在后期仿真验证找错时后  方便很多。如:       module a(               //input               clk,               rst_n,  //globle signal               wren,               rden,               ava

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